「Verilog学习笔记」无占空比要求的奇数分频
2023-12-13 18:17:08
专栏前言
本专栏的内容主要是记录本人学习Verilog过程中的一些知识点,刷题网站用的是牛客网
`timescale 1ns/1ns
module odd_div (
input wire rst ,
input wire clk_in,
output wire clk_out5
);
//*************code***********//
reg [1:0] data ;
reg [2:0] cnt ;
always @ (posedge clk_in or negedge rst) begin
if (~rst) data <= 'd0 ;
else data <= cnt <= 1'd1 ;
end
always @ (posedge clk_in or negedge rst) begin
if (~rst) cnt <= 'd0 ;
else cnt <= cnt == 3'd4 ? 0 : cnt + 1'd1 ;
end
assign clk_out5 = data ;
//*************code***********//
endmodule
文章来源:https://blog.csdn.net/m0_54689021/article/details/134826919
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