【基于APB总线的DES实现】

本文内容摘要

??本文是设计一个可兼容APB总线的DES加密协处理器，用来将DES加密模块与APB总线进行对接，使总线发送来的数据可以正常写入并进行加密后并由总线读取。
??下面介绍关于APB兼容的方面，DES加密部分在其他博客内介绍。整体使用Modelsim软件进行仿真。

APB介绍

??APB_slave基本结构如图所示：

??为了使APB总线的输入兼容，须使apb_slave的输入和输出设置成与总线一致，因此在输入端设置多路控制位信号输入。如PSELx（通讯选择从设备）、PENABLE（APB使能信号，指示一次APB传输的第二个时钟周期）、PCLK（APB总线时钟信号）、PRESETN（APB总线复位信号，低电平有效）、PWRITE（APB写指令信号，高电平为写，低电平为读）、PADDR（APB总线读写地址）、PWDATA（APB总线写数据），desIn（DES加密后数据输入端，存储密文于apb总线读数据的时候输出），在输出端设置了start两个输出，用于表示已经接收完毕总线所发送来的数据，此信号是DES加密开始的标志信号。
??此时可以进行加密运算。apb_slave 写入时的输出端有两个64bit的数据线，传输明文以及密钥至DES模块。在读加密后的密文信号时，输入端有一个64bit的数据线，使总线读入64bit密文，并输出两个32bit数据。
??因为APB总线是32位宽，而DES加密模块是64bit明文输入、64bit密钥输入、64bit密文输出，因此要使用2个32位寄存器，通过总线地址选择数据分别写入2个32位地址之中，并且将数据合并成为64bit输出至加密模块进行加密后再以32位数据的方式存储至APB_slave中。
??APB总线的时序逻辑如下图所示。总线输入地址后和要写入的数据后，PWRITE和PWDATA变为高电平，开始预传输数据，延迟一个CLK后PENABLE变为高电平，此时开始向存储器内写入数据，写入条件为PWRITE和PSEL以及PENABLE均为高电平。读出的工作条件为PWRITE为低电平，PSEL以及PENABLE均为高电平时。

仿真结果

??仿真四个子模块的波形图，下面一一介绍。

整体仿真

??首先是整体模块的仿真模型，可以看到当片选和使能控制高脉冲时，总线开启选择DES加密模块，加密模块开始工作，等待一段时间后加密完成，总线控制将所得密文取到总线数据线上，如图所示，padata为总线上的32bit数据线，取到的最后信息为32位c1b123a7，对应测试的得到的正确密文的低32位数据。

写入数据

??下图是总线挂入DES加密模块后向加密模块写入数据。可以看到当输入有效数据后，并且当使能信号来后，总线通过数据线向DES加密设备写入明文和密钥，并给start一个高脉冲，标志已写入有效数据。

DES加密部分

??当start脉冲到来后开始加密，16轮运算进行完获得密文。

DES加密读出密文

??总线从DES加密设备读出密文的波形测试图如下图所示，可以看到，当使能信号到来后，总线数据线分两次取出64bit密文信息，分别存入两个32bit寄存器内。

整体代码

代码见资源，包含顶层代码、加密读写代码和激励测试代码