「Verilog学习笔记」单端口RAM
2023-12-15 12:05:30
专栏前言
本专栏的内容主要是记录本人学习Verilog过程中的一些知识点,刷题网站用的是牛客网
`timescale 1ns/1ns
module RAM_1port(
input clk,
input rst,
input enb,
input [6:0]addr,
input [3:0]w_data,
output wire [3:0]r_data
);
//*************code***********//
reg [6:0] mem[127:0] ;
integer i ;
always @ (posedge clk or negedge rst) begin
if (~rst)
for (i = 0 ; i < 127 ; i = i + 1)
mem[i] <= 0 ;
else if (enb) // 使能高电平写数据
mem[addr] <= w_data ;
end
assign r_data = (~enb) ? mem[addr] : 0 ; // 使能低电平读数据
//*************code***********//
endmodule
文章来源:https://blog.csdn.net/m0_54689021/article/details/135012167
本文来自互联网用户投稿,该文观点仅代表作者本人,不代表本站立场。本站仅提供信息存储空间服务,不拥有所有权,不承担相关法律责任。 如若内容造成侵权/违法违规/事实不符,请联系我的编程经验分享网邮箱:veading@qq.com进行投诉反馈,一经查实,立即删除!
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