【Verilog】期末复习——分别画出下面两个程序综合后的电路图/reg型数据和wire型数据的区别

2024-01-10 06:16:49

系列文章

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分别画出下面两个程序综合后的电路图

在这里插入图片描述

非阻塞赋值：

在这里插入图片描述

阻塞赋值：

在这里插入图片描述

reg型数据和wire型数据的区别

reg型数据保持最后一次的赋值，而wire型数据需要有持续的驱动。

文章来源:https://blog.csdn.net/m0_60511809/article/details/135470944
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