异构集成的高速总线核算实例

2023-12-14 23:10:22

带宽增长的问题

Shannon-Hartley定理给出了一个无线信道能够传输的信息总量

C = BW × log2(1+SNR)

其中C为信道容量,BW为信号带宽,SNR为信道的信噪比,信息容量直接与信道带宽成正比。而信道带宽则直接由采样速率所确定。

数据带宽同下述三个量有关:通道数量(某些应用中为波束数量)、采样速率/Msps(某些应用中为瞬时带宽/MHz×2,根据采样定理瞬时带宽最多为采样速率的一半),以及采样位宽/bit(分辨率/bit),数据带宽可通过下述公式计算

数据带宽 = 通道数量 × 采样速率 × 采样位宽

假定10Gsps采样速率,通道数量4路,采样位宽8bit,数据带宽计算结果为320Gbps,即40GBps。

传统的串行和并行总线

典型的SerDes串行总线(参考工艺节点28nm)(1焦耳=1瓦特×1秒)

速率记为10Gbps/对,面积0.5mm2/对,功耗80mW/对,能耗8pJ/bit

典型的LVDS并行总线(参考工艺节点40nm)

速率记为1Gbps/对,面积0.05mm2/对,功耗12mW/对,能耗12pJ/bit

备注:通过(1焦耳=1瓦特×1秒)速率、功耗与能耗可以互相换算,

速率10×109bit/s,功耗80×10-3W,能耗8×10-12J/bit

功耗/速率 = 80×10-3W/(10×109bit/s) = 8×10-12W.s/bit = 8pJ/bit

如果采用SerDes串行总线,实现320Gbps数据带宽需要32对SerDes,面积16mm2,功耗2.56W;如果采用LVDS并行总线,实现320Gbps数据带宽需要320对LVDS,面积16mm2,功耗3.84W;

常用串行总线标准JESD204B典型延时估计为400ns,PCIe Gen2典型延时估计为900ns。

异构集成的内部总线

通过异构集成解决互联功耗需要考虑几点,通过先进的集成工艺可以大幅提升布线密度。

  1. 封装解决方案可用带宽、成本;
  2. 每单位带宽裸片面积(mm2/Gbps);
  3. 每比特功率(pJ/bit);
  4. 可适应的半导体工艺节点。

串行总线:异构集成的串行总线,如SerDes-XSR、SiP SerDes、USR Femto SerDes等,传输速率100Gbps量级,插入损耗小,能耗高,但需要串行和解串等处理,延时达数百ns,同时需要先进的硅工艺节点,成本高。

并行总线:die-to-die大位宽的并行总线,如高带宽内存HBM、高级接口总线AIB、线束BoW接口,1~10mm实现1~16Gbps/port,能效优于1pJ/bit,延时小于10ns,功耗低、延时小、占用芯片面积小、传输带宽宽,但当接口超过一定带宽后,封装成本将显著增加。

14ns的BoW并行总线速率10Gbps/port,传输能效0.75pJ/bit,芯片接口面积为0.018mm2,延时不大于2ns。核算需要32port,功耗0.24W,占用面积0.576mm2。

对比RFSoC的总线功耗

对比第1代产品,8通道ADC-12bit-4Gsps,8通道DAC-14bit-6.55Gsps。

采用串行总线JESD204B,则高速数据接口总计为

4Gsps×12bit×8通道+6.55Gsps×14bit×8通道 = 384Gbps + 733.6Gbps =1117.6Gbps

速率记为10Gbps/对,面积0.5mm2/对,功耗80mW/对,能耗8pJ/bit

共需要越112对SerDes,面积56mm2,总功耗为8.96W

而如果采用BoW并行总线速率10Gbps/port,传输能效0.75pJ/bit,芯片接口面积为0.018mm2,共需越112port,面积2mm2,总功耗为0.84W

与文献中数据有出入,但只考虑接口部分的功耗和体积上会有明显的优势。

小结

通过比较不同工艺和标准的数字接口,并通过实例来核算不同接口所需要的功耗,可以明显看出异构集成架构数据接口实现的优势所在。

参考文献:

后摩尔时代电子对抗装备宽带数字化集成展望 ?电子信息对抗技术 ?2022.6

WP489 An Adaptable Direct RF-Sampling Solution 2019.2

A Programmable RFSoC in 16nm FinFET Technology for Wideband Communications IEEE Asian Solid-State Circuits Conference 2017.11

文章来源:https://blog.csdn.net/CyberInversion/article/details/135004661
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