ddr4 基础

RESET?复位

上电完成，?电源稳定后， REST_N?引脚拉低至少200 US?来确认一个初始复位

CKE?需要在RESET?拉高前置低，?这个提前量至少是10NS

RESET?释放拉高后，?需要等500US, CKE?才置高有效，?在这个期间DDR4?芯片完成内部初始化，?而这个初始化工作都不依赖外部时钟。

时钟CK?信号必须在CKE?高有效前，提早10NS?或者5个时钟周期稳定下来。

DDR4功能? PREFETCH?预取技术/写入均衡

DDR4?预取机制还是8BIT,?和DDR3?一样。

DDR4?内部2-4个BANK GROUP,?每个BG?

于是就有了WRITE LEVELIN ,?

第一步发送DQS?信号， DDR4?芯片在DQS?上升沿采样CK?信号，?发现CK=0,?则DQ保持为0.?

DDR?控制器加入步进延时后发送DQS?信号， DDR4?芯片在DQS?上升沿采样CK?信号，?发现CK=0,?则DQ?仍然保持为0，?

DDR?控制器继续加入延时后发送DQS?信号， DDR4?芯片在DQS上升沿采样CK?信号，?发现CK=1,?则等待一段时间后， DDR4芯片将DQ?信号置高。

就完成了一写入均衡的

目前最先进的处理器，当然是绑定的最新的DDR.?

RAM?演进

SRAM?静态随机存储器

dram?动态随机存储器

由CMOS?管栅极电容存储数据

利用电容储存多少电荷多少来存储数据，需要定时刷新电路克服电容漏电问题。

集成度高，容量大且成本便宜。

刷新期间不能进行读写操作。

DRAM?演进

SDRM?同步动态随机存储器

SDRAM?将CPU?与RAM?通过一个相同的时钟锁在一起，?使用RAM?和CPU?能够共享一个时钟周期，以相同的速度同步工作。

SDR?单倍数据率存储数据

每根数据线上，?每个时钟只传输1BIT?数据 。

DDR SDRAM?双数据据率同步动态随机存储器

允许在时钟脉冲的上升沿和下降传输数据，?这样不需要提高时钟的频率就能加倍?拉高SDRAM?的速度，?并具有比SDR?多一倍的传输速度。

DDR?会读取时钟信号的上升沿和下降沿上的数据。

DDR3 SDRAM?

DDR3?同步动态随机存取存储器DDR3 SDRAM?是一种具有高带宽（”双倍速据速率“）接口的同步动态随机存取存储器

DDR3?是应用在计算机及电子产品领域的一种高带宽并行数据据总线。

DDR3在DDR2的基础上继承发展而来，?其数据传输速度为DDR2的两倍。

DDR3?的工作电压降低为1.5V，?比采用1.8v的DDR2省电20%?左右。