vivado工作在工程模式

使用项目

概述

在项目模式下工作时，可以使用各种项目类型输入设计。第章介绍了每种项目类型，并解释了如何创建和管理项目。它还介绍了“项目摘要”、“项目设置”以及如何使用Tcl脚本创建项目。

项目类型

使用AMD Vivado? Design Suite，您可以创建以下类型的项目。每个项目类型包括不同的输入源类型。

?RTL项目

?合成后项目

?I/O规划项目

?进口项目

注意：项目创建后不能更改为其他项目类型。唯一的例外是I/O规划项目，可作为RTL项目的基础。

RTL项目

您可以使用Vivado Design Suite来管理从RTL创建到比特流生成。您可以添加RTL源文件、AMD IP目录中的IP、块设计在Vivado IP积分器、数字信号处理（DSP）源和EDIF网表中创建分层模块。IP可以包括Vivado工具生成的XCI或XCIX文件，传统XCOCORE生成器工具生成的文件以及预编译的EDIF或NGC格式网表。对于更详细的RTL信息请参见第4章：RTL分析。

注：ISE?IP仅支持7系列设备。AMD不再支持ISE格式的IP（.ngc）UltraScale? 设备。用户应在之前将其IP迁移到本机Vivado Design Suite格式开始UltraScale设备设计。

从RTL项目中，您可以详细说明和分析RTL，以确保正确的语法和设计构建、启动和管理各种综合和实施运行，并分析设计和运行结果。您还可以尝试使用不同的约束或实现实现定时关闭的策略。

合成后项目

您可以使用使用Vivado synthesis、XST或任何支持的第三方合成工具。例如Vivado Design Suite可以导入EDIF，NGC或结构Verilog格式网表、XCI文件（包括DCP在内的所有输出产品必须已经生成）以及Vivado设计检查点（DCP）文件。可以制作网表由全包的单个文件或分层的并且由多个文件组成的一组文件组成，模块级网表。

重要！用于UltraScale设备的Vivado Design Suite不支持NGC格式文件。它是建议您使用本机的Vivado Design Suite IP自定义工具重新生成IP输出产品。或者，您可以使用NGC2EDIF命令将NGC文件迁移到EDIF用于导入的格式。然而，AMD建议使用原生Vivado IP，而不是XST生成的NGC格式化文件。

您可以分析和模拟网表逻辑，启动和管理各种实现运行，并分析放置和布线的设计。您也可以尝试使用不同的约束或实施战略。

建议：始终使用XCI或XCIX文件引用Vivado IP。AMD不建议仅读取IP DCP文件。虽然DCP确实包含约束，但它不提供其他输出IP可以提供和可能需要的产品，如ELF、COE和Tcl脚本。

重要！有关迁移设计，请参阅ISE到Vivado Design Suite的迁移指南（UG911）从ISE到Vivado。从2022.1年起，包含ISE技术的项目不再被认可Vivado的，并且不被阅读。

注意：当导入具有嵌入时间约束的NGC或EDIF文件时，约束不是Vivado设计套件使用。设计约束必须格式化为XDC命令。对于有关创建Xilinx设计约束（XDC）文件的信息，请参阅《Vivado design Suite用户指南：使用》限制条件（UG903）。有关将用户约束文件（UCF）转换为XDC约束的信息，请参阅ISEVivado Design Suite迁移指南（UG911）。

I/O规划项目

您可以在设计周期的早期通过创建一个空的I/O规划项目。您可以在Vivado IDE中定义I/O端口，也可以使用逗号分隔值（CSV）或XDC输入文件。您也可以创建空的I/O规划项目以探索不同设备架构上可用的逻辑资源。

在I/O分配之后，Vivado IDE可以创建CSV、XDC和RTL输出文件，以便稍后在中使用RTL源或网表可用时的设计流程。输出文件还可以用于创建用于印刷电路板（PCB）设计过程的原理图符号。某些类型的IP，如内存、GT、PCIe?和以太网接口都有I/O端口与他们相关。这些IP需要在管理IP项目或RTL项目中进行配置。请参阅《Vivado Design Suite用户指南：I/O和时钟》中的“迁移到RTL设计”部分有关详细信息，请参阅规划（UG899）和带I/O端口的IP时钟规划。

注意：您可以使用I/O规划项目作为基于RTL的设计项目的基础。了解更多有关信息，请参阅《Vivado Design Suite用户指南：I/O和时钟》中的“迁移到RTL设计”部分规划（UG899）。

导入的项目

您可以将RTL项目数据从Synopsys Synplify导入Vivado工具。项目来源文件和编译顺序被导入，但实现结果和设置没有被导入。